Meningkatkan Chip Density Pada Evolusi Komputer Arsitektur

Tren litografi dan teknologi proses menunjukkan bahwa miliar – transistor chip komputer  mungkin akan lebih bagus sebelum akhir dekade ini. Seperti sejumlah besar transistor dapat digunakan untuk melaksanakan pembelajaran yang dinamis untuk meningkatkan kinerja prosesor pada banyak aplikasi. Namun, efisiensi penggunaan transistor dengan cara ini tidak tinggi. Sebuah penggunaan yang lebih menarik dari transistor yang tersedia adalah untuk membawa lebih banyak seluruh sistem ke chip, dan ada dua pendekatan yang berbeda yang dapat dilakukan juga. Yang pertama membawa memori lebih dekat ke prosesor dalam simetris sel multiproseso dan menggunakan sel-sel ini dalam pengorganisasiannya dengan sebuah program interkoneksi untuk menciptakan komputer yang kuat. Yang kedua melibatkan integrasi pada Chip struktur bervariasi seperti prosesor, DRAM, sensor, dan transduser yang diperlukan dalam pengolahan yang berbed yang sering disebut sebagai kemampuan pendekakatan System-on-a-Chip. Paper ini menjelaskan pilihan menarik yang ditawarkan oleh kedua pendekatan dan membahas implikasi dari masing-masing untuk pemrograman dan pengembangan alat .

 

Ringkasan proyeksi dari roadmap SIA. Desain kinerja tinggi menggunakan teknik desain yang lebih kustom yang dikemas lebih fungsional dengan kinerja yang lebih baik dalam ruang tertentu. Dokumen terbaru , dirilis pada tahun 1999 sebagai International Technology Roadmap untuk Semikonduktor( ITRS ), memberikan beberapa wawasan ke dalam chip dan paket karakteristik hingga 2014 . Proyeksi disediakan oleh roadmap sebelumnya telah akurat. Roadmap ini telah banyak digunakan untuk perencanaan,  tidak hanya oleh semikonduktor produsen tetapi juga oleh pemasok peralatan dan bahan, dan upaya terkoordinasi untuk mencapai tujuan ini. Ringkasan dari proyeksi ITRS muncul pada Tabel 1 disebut pengenalan dalam roadmap untuk rincian tentang menafsirkan data dalam tabel. menurut tabel , laju perangkat miniaturisasi diproyeksikan terus berlanjut selama setidaknya satu dekade lagi. Sebuah tampilan grafis ini disajikan pada Gambar 1 , yang menunjukkan jumlah yang diharapkan dari transistor pada berbagai jenis chip dengan asumsi ukuran 400 mm2 konstan.

Penggunaan untuk seperti sejumlah besar transistor bervariasi . Arsitek komputer memiliki pandangan yang bertentangan mengenai bagaimana mereka akan mengatur transistor ini pada sebuah chip. Sampai saat ini, desainer prosesor CMOS berkinerja tinggi menggunakan chip yang meningkatkan real estate terutama untuk meningkatkan kinerja inti prosesor, baik melalui teknik mikro arsitektur atau dengan menambahkan Cache SRAM. Beberapa ilmuwan merasa bahwa kecenderungan ini akan terus terjadi, mereka berpendapat bahwa selama kinerja dari uniprocessors dapat ditingkatkan, karena sistem menggunakan multiprocessors mungkin selalu mendapatkan keuntungan dari uniprocessors lebih cepat . 

Miliaran transistor uniprocessor

Dalam edisi khusus majalah Komputer, tiga set peneliti mendalilkan bahwa penggunaan terbaik dari miliar transistor pada sebuah chip adalah untuk menggabungkan mekanisme yang akan meningkatkan kinerja perhitungan. Setiap makalah memiliki pendapat yang berbeda tentang bagaimana ini bisa dilakukan , tetapi semua teknik yang digunakan berdasarkan pada pengumpulan informasi dari masa lalu untuk memprediksikannya pada masa depan. Di bawah ini adalah contoh dari pendapat yang dikemukakan :

 ● Patt  mendalilkan bahw paralel eksploitasi lebih baik dengan sejumlah besar unit yang fungsional, itu diperlukan untuk memprediksi aliran instruksi untuk dieksekusi . Ini berarti sejumlah besar transistor di hardware dan cache yang besar akan diperlukan untuk unit paralel yang fungsional.

● Lipasti juga mengabdikan sebagian besar dari chip untuk berbagai jenis prediksi, khususnya data nilai prediksi dan memori. prediksi tersebut memungkinkan prosesor untuk memanfaatkan unit fungsional paralel lebih baik dengan berspekulasi di register dan ketergantungan memori.

● Smith mengungkapkan keprihatinan tentang komunikasi penundaan antara unit fungsional dan mendaftarkan file pada Chip. Mereka berpendapat bahwa uniprocessors masa depan akan terdiri dari beberapa pipeline sederhana dan cepat saling berhubungan, dengan satu unit pusat memeriksa untuk dieksekusi dan memasok pipeline dengan prediksi aliran instruksi, dan unit lain memasok data aktual untuk memberi jaringan pipeline tersebut.

Prosesor sederhana pada sebuah chip

Dalam banyak aplikasi komersial, kinerja yang baik adalah waktu respon (latency) akses ke memori utama. Selama bertahun-tahun latency ini, yang diukur dalam jumlah siklus prosesor, telah meningkat dari beberapa siklus untuk beberapa ratus siklus. Salah satu alasannya adalah bahwa teknik pipelining telah membantu mengurangi waktu siklus dari prosesor.  Alasan lain yang penting adalah pemahaman peningkatan kekuatan shared memory Multi processing (SMP), dan tumbuh dengan eksploitasi SMP di sistem komersial. Ketika beberapa prosesor berbagi alamat, memori fisik yang lebih besar diperlukan untuk mengurangi efek dari perselisihan antara prosesor. Sebuah memori yang lebih besar, terutama yang diakses melalui jaringan interkoneksi bandwidth tinggi.

Dalam banyak aplikasi, menambahkan transistor untuk meningkatkan kinerja setiap uniprocessor tidak dapat mengimbangi hilangnya kinerja karena meningkatnya latency memori. Sebuah solusi yang lebih baik untuk aplikasi ini adalah untuk mengurangi latency dan meningkatkan bandwidth untuk memori dengan membawa memori dan prosesor bersama-sama pada die. Pada tahun 2008 , bagaimanapun, 400 - mm2 chip akan dengan mudah dapat menampung 16 prosesor berjalan pada 6 GHz atau lebih tinggi. Jika dirancang untuk optimal efisiensi untuk aplikasi yang khas , masing-masing prosesor harus mengambil hanya sekitar 5 mm2 pada die, 320 mm2 untuk memori dan komunikasi.

Seperti digambarkan dalam Gambar dibawah ini, bagian dari daerah ini akan diambil oleh jaringan interkoneksi dan untuk menjaga akses konsistensi.  Memungkinkan untuk 50 mm2 masih memiliki lebih dari setengah chip 270 mm2 sisa untuk memori. Pada Density SRAM diproyeksikan dari 1423000000 transistor per cm2, ini memungkinkan untuk sekitar 64 MB SRAM. Di sisi lain pada 4 Gb/cm2 bisa menempatkan 11 Gb dari DRAM di sama daerah, dengan asumsi bahwa DRAM dengan teknolog logika yang matang seperti yang diharapkan.

Sementara SMP adalah paradigma untuk pemrograman. Angka pada prosesor dalam sistem SMP meningkat, kompleksitas pada jaringan interkoneksi antara prosesor dan memori meningkat dan akibatnya biaya sistem ini meningkat. Jaringan interkoneksi sederhana yang kurang efektif dan dapat dengan mudah menjadi jenuh karena meningkat sehingga validasi dari lokasi memori yang diminta dalam cache prosesor lain dan menyebabkan macet antara prosesor dan memori . Sebagai  hasilnya,  banyak aplikasi menurunkan kinerja dengan sejumlah besar.